Сравнивать с DDR как-то не с руки.

Сравнивать с DDR как-то не с руки. :? Разные ипостаси. Данные из/в процессор передаются по шине данных. У неё частота может быть 66, 100, 133 и т.д. То бишь скока выставишь FSB. И оно никак не зависит от способа тактирования проца.
А BCLK - это просто тактирующий сигнал для процессора. Он определяет скорость работы внутренней логики, конвееров, АЛУ, регистров и т.д. и т.п. Этот тактирующий сигнал ЕДИНЫЙ и неделимый. Он может подаваться как по одной линии в проц, так и по двум. Никакой разницы для проца не будет. Все равно внутри проца он ДИФФЕРЕНЦИАЛЬНЫЙ. И проц естественно использует для своей работы оба фронта: передний и задний BCLK (или можно сказать - передний фронт BCLK# - что одно и тоже, потому как они синхронны и противофазны изначально и на века!!!).
Самый простой пример - компаратор. Две входные линии BCLK и BCLK#. Можешь подавать на оба входа 100МГц противофазные - на выходе получишь все равно 100МГц. Можешь на один (любой) подать 100МГц, а на другой - половину от напряжения питания (то бишь среднюю точку) - тоже получишь на выходе 100МГц. Тоже и с процем (в общих чертах). Только вот наоборот подать на Y33 - тактовый сигнал, а на BCLK - 1.25В, - нельзя. Просто не будет синхронности проца и северного моста...
А к чему такие глубинные поиски правды?
Короче, можно хоть 4 частоты туда заведи в квадратуре - быстрее Тулик работать не будет.